差分LVDS时钟输入10个差分CML输出
发布时间:2020/9/30 9:10:01 访问次数:4094
具有独立输出启用/禁用
1.8V 1至10高性能差分时钟缓冲器
优势特征:
具有10个输出的高性能时钟分配器
低输入至输出相加抖动:RMS低至10fs
低压差分信号(LVDS)输入,100Ω
差分片内匹配,频率最高可达650 MHz
差分电流模式逻辑(CML)输出,50Ω
单端片内匹配,频率高达650 MHz
两组五个输出,每个输出具有独立的频率
分割比例
分频比为1,2,4,5,的输出频率
8、10、16、20、32、40和80
功耗:410 mW(典型值)
每个输出的输出使能控制
SDA / SCL设备管理界面
48引脚
VQFN(RGZ)封装
–40°C至+ 85°C
产品概述:
CDCL1810A
是高性能时钟分配器。可
编程分频器P0和P1赋予了输出频率
与输入频率之比的高度灵活性:
FOUT = FIN / P,
其中P(P0,P1)= 1,2,4,5,8,10, 16、20、32、40、80。
支持一个差分LVDS时钟输入
和总共10个差分CML输出。
均可通过SDA / SCL(串行两线接口)
进行编程。
串行接口只能承受1.8V的电压。
(素材:TEXASINSTRUMENTS.如涉版权请联系删除)
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